آموزش verilog در ModelSim: گام به گام برای مبتدیان

ModelSim یکی از قدرتمندترین شبیه‌سازهای دیجیتال است که به صورت گسترده‌ای برای بررسی و تست کدهای Verilog استفاده می‌شود. در این مقاله به آموزش verilog در محیط ModelSim می‌پردازیم و به شما نشان می‌دهیم چگونه پروژهٔ خود را از نوشتن کد تا مشاهده نتایج شبیه‌سازی به سادگی پیش ببرید.

۱‑ آماده‌سازی محیط کاری

نصب ModelSim: نسخهٔ مناسب (ModelSim‑Intel یا ModelSim‑Altera) را از وب‌سایت رسمی دانلود کرده و طبق راهنمای نصب اجرا کنید.
تنظیم مسیرها: پس از نصب، مسیر bin نرم‌افزار را به متغیر ‎PATH ویندوز یا ‎LD_LIBRARY_PATH لینوکسی اضافه کنید تا بتوانید از خط فرمان به آسانی به ModelSim دسترسی داشته باشید.
ایجاد پوشهٔ پروژه: برای هر تمرین یک پوشهٔ جداگانه ایجاد کنید؛ به عنوان مثال my_verilog_project که شامل فایلهای .v و فایلهای اسکریپت شبیه‌سازی خواهد بود.

۲‑ نوشتن اولین ماژول Verilog

یک فایل متنی به نام counter.v در پوشهٔ پروژه بسازید و کد زیر را وارد کنید:

module counter(
    input  clk,
    input  rst,
    output reg [3:0] count
);
    always @(posedge clk or posedge rst) begin
        if (rst)
            count <= 4'b0000;
        else
            count <= count + 1'b1;
    end
endmodule

این ماژول یک شمارندهٔ ۴ بیتی ساده است که با هر لبهٔ صعودی سیگنال ساعت افزایش می‌یابد. در ادامه می‌آموزیم چگونه این ماژول را در ModelSim تست کنیم.

۳‑ آماده‌سازی فایل تست بنچ (Testbench)

یک فایل دیگر به نام counter_tb.v ایجاد کنید و کد زیر را در آن بگذارید:

`timescale 1ns/1ps
module counter_tb;
    reg clk;
    reg rst;
    wire [3:0] count;

    // فراخوانی ماژول اصلی
    counter uut (
        .clk(clk),
        .rst(rst),
        .count(count)
    );

    // تولید سیگنال ساعت
    initial begin
        clk = 0;
        forever #5 clk = ~clk; // دورهٔ 10ns
    end

    // فرآیند تست
    initial begin
        $display("شروع شبیه‌سازی");
        rst = 1;
        #12 rst = 0;          // رفع ریست پس از 12ns
        #100 $finish;        // پایان شبیه‌سازی پس از 100ns
    end

    // نمایش مقادیر در هر لبهٔ ساعت
    always @(posedge clk) begin
        $display("time=%0t  count=%b", $time, count);
    end
endmodule

۴‑ شبیه‌سازی در ModelSim

باز کردن ModelSim و ایجاد یک پروژه جدید (File → New → Project).
در مرحلهٔ Add Files، فایل‌های counter.v و counter_tb.v را اضافه کنید.
در پنجرهٔ Compile، هر دو فایل را کامپایل کنید (Compile → Compile All).
پس از موفقیت کامپایل، در پنجرهٔ Simulate دستور زیر را اجرا کنید:
```
vsim work.counter_tb
```
برای مشاهدهٔ نتایج، دستور run -all یا run 100ns را در پنجرهٔ Transcript وارد کنید.
نتایج خروجی $display در پنجرهٔ Transcript نمایش داده می‌شود و می‌توانید مقادیر شمارنده را در زمان‌های مختلف ببینید.

**۵‑ نکات پیشرفته برای آموزش verilog در ModelSim**

استفاده از Waveform Viewer: برای مشاهدهٔ سیگنال‌ها به صورت گرافیکی، در پنجرهٔ Wave، سیگنال‌های موردنظر (clk، rst، count) را به لیست اضافه کنید و سپس run -all کنید.
تقویت گزارش‌گیری: با اضافه کردن دستورات $monitor یا $strobe می‌توانید اطلاعات دقیق‌تری از تغییرات سیگنال‌ها به دست آورید.
استفاده از محیط TCL: ModelSim از اسکریپت‌های TCL پشتیبانی می‌کند؛ می‌توانید یک اسکریپت خودکار برای کامپایل، شبیه‌سازی و ذخیرهٔ فایل‌های waveform بنویسید.
تحلیل پوشش کد (Code Coverage): برای پروژه‌های بزرگ، قابلیت پوشش کد را فعال کنید تا اطمینان حاصل شود تمام مسیرهای منطقی تست شده‌اند.

۶‑ جمع‌بندی

در این مقاله به صورت گام‌به‌گام آموزش verilog در ModelSim ارائه شد؛ از نصب محیط، نوشتن ماژول ساده، تهیه تست‌بنچ، تا اجرای شبیه‌سازی و مشاهدهٔ نتایج. با تکرار این مراحل می‌توانید به تدریج به سراغ طرح‌های پیچیده‌تر مانند پردازنده‌های کوچک، کنترل‌کننده‌های حافظه و الگوریتم‌های DSP بروید.

منابع پیشنهادی

مستندات رسمی ModelSim (Intel/Altera)
کتاب «Verilog by Example» – پروفسور پیرزاده
وب‌سایت‌های آموزشی مانند FPGA4Student و Digilent برای پروژه‌های عملی

آموزش verilog در modelsim